Библиотеки, написани на SystemVerilog

cheshire

Минимален 64-битов RISC-V SoC, поддържащ Linux, изграден около CVA6 (от pulp-платформа).
  • 44
  • GNU General Public License v3.0

C128_MiSTer

  • 35

wd65c02

Циклично прецизно внедряване на FPGA на различни 6502 CPU варианти.
  • 23
  • GNU General Public License v3.0 only

verilog-ext

Verilog разширения за Emacs.
  • 23
  • GNU General Public License v3.0 only

DDR4_controller

  • 22
  • Apache License 2.0

mil1553-spi

MIL-STD-1553 <->SPI мост.
  • 21
  • MIT

cortex-m0-soft-microcontroller

Реализация на софтуерен микроконтролер на ARM Cortex-M0.
  • 18
  • MIT

Tiny_But_Mighty_I2C_Master_Verilog

I2C Master Verilog модул.
  • 16
  • GNU General Public License v3.0 only

FPGA-Video-Processing

Обработка на видео в реално време с филтри Gaussian + Sobel, насочени към Artix-7 FPGA.
  • 15

dnn-engine

AXI-Stream Universal DNN Engine с нов поток от данни, позволяващ 70,7 Gops/mm2 на TSMC 65nm GP за 8-битов VGG16.
  • 15

SVA-AXI4-FVIP

YosysHQ SVA AXI свойства.
  • 14
  • ISC

libsv

IP библиотека с цифров хардуер SystemVerilog с отворен код, параметризирана.
  • 13
  • MIT

ndk-app-minimal

Минимално приложение, базирано на комплект за разработка на мрежа (NDK) за FPGA карти.
  • 13
  • BSD 3-clause "New" or "Revised"

clic

RISC-V контролер за бързо прекъсване (от pulp-платформа).
  • 11
  • Apache License 2.0

rggen-sv-rtl

Общи модули SystemVerilog RTL за RgGen.
  • 9
  • MIT

mips_cpu

Един цикъл 32 бита MIPS.
  • 9

hardcloud

FPGA като OpenMP разтоварващо устройство..
  • 9
  • Apache License 2.0

risc-v-single-cycle

32-битов процесор с един цикъл Risc-V.
  • 8

rp32

RISC-V процесор с CPI=1 (всяка отделна инструкция се изпълнява за един такт).
  • 6
  • Apache License 2.0

simple10GbaseR

FPGA ниска латентност 10GBASE-R PCS.
  • 4
  • MIT

Arithmetic-Circuits

Това хранилище съдържа различни модули, които изпълняват аритметични операции. (от GabbedT).
  • 2
  • MIT

v_fplib

Verilog FPU библиотека.
  • 1
  • GNU General Public License v3.0

picoMIPS

picoMIPS процесор, извършващ афинна трансформация.
  • 1
  • MIT

RV32-Apogeo

RISC-V 32 бита, 7 етапа, неработещ, единичен спекулативен процесор. Ядрото изпълнява разширенията B, C и M. I и D кешове са налични..
  • 1
  • MIT

risc-v_pipelined_cpu

RISC-V CPU с 5-степенен конвейер, написан на SystemVerilog.
  • 0

FPGAprojects

Verilog кодове за FPGA проекти, които направих през 2019 г., включително 5-степенен конвейер MIPS CPU..
  • 0

TCB

Плътно свързана шина, ниска сложност, системна шина с висока производителност..
  • 0
  • Apache License 2.0

basys3_fpga_sandbox

Изучаване на основите на Systemverilog, testbench и др.
  • 0

osdr-q10

Файлове за проектиране на котва на Orion, фърмуер и FPGA код..
  • 0